頻率控制字 _生活經驗

頻率控制字是什么意思？同學你好，很高興為您解答！在我國CMA管理會計核心詞匯中控制幅度(Span of Management)即指每位管理者能有效監督指揮的人數，又稱為控制幅度，控制跨矩、管理跨矩。控制幅度（span of control）是指向每位銷售經理匯報工作的下屬人數。希望我的回答能幫助您解決問題，如您滿意，請采納為最佳答案喲。再次感謝您的提問，更多財會問題歡迎提交給高頓企業知道。高頓祝您生活愉快！
什么是頻率控制字、相位控制字，他們是怎么實現對頻率和相位的控制的？頻率控制字是你的分頻、相位控制字你對360度2的N次方的平均分配

頻率控制字，以uhz為單位，怎么弄沒接觸過dds的開發，但手頭有一個現成的。控制字這個，就是一個字節或者多個字節的一組數。用這組數把設置傳遞給硬件。比如這組控制字的第一位是頻率單位選擇，0是KHz.1是MHz，第二三位是相位設置，第四到第30位是頻率數，第31.32位是校驗字，把這組數確定下來，然后通過編程把這組數寫進dds特定的單元，就算設置完成了。

fword 8位頻率控制字怎么設計fword 8位頻率控制字設計資料我提供給你。

頻率是什么意思?用通俗易懂的話來解釋。頻率的定義是什么
頻率控制字是什么意思？同學你好，很高興為您解答！
在我國CMA管理會計核心詞匯中控制幅度(Span
of
Management)即指每位管理者能有效監督指揮的人數，又稱為控制幅度，控制跨矩、管理跨矩。

控制幅度（span
of
control）是指向每位銷售經理匯報工作的下屬人數。
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高頓祝您生活愉快！

頻率控制字k=01000000H是什么意思可能是01000000B 二進制=10進制64=16進制40H
如果是01000000H，是16進制，=10進制16777216，這個數太大了。
頻率控制字，是在某個指定存儲器中置數，用以達到控制某種頻率。一般為八位二進制數。

“頻率控制字”是什么意思？“頻率控制字”的意思是控制頻率發生的字,改變頻率控制字的內容,可改變頻率是否發生和可改變頻率變化. 。頻率【pín lǜ】釋義：在單位時間內完成振動的次數,單位為赫茲(1赫茲=1次/秒) 。造句：最重要的一個要求是很窄的線寬以及很高的頻率穩定度。凡是解調頻率都在幾兆赫茲至幾百兆赫茲的規模內。采用頻率鎖相高頻頭，電視接收快捷穩定，可預置1000個頻道。毫米波脈沖頻率步進雷達是一種寬帶高距離分辨率雷達。控制【kòng zhì】釋義：掌握住對象不使任意活動或超出范圍;或使其按控制者的意愿活動。造句：接著存取碼可用性由選擇地提供用于更新解密存取碼控制。壓實度是路基填筑時控制路基強度和穩定性的關鍵指標。使用液氮的過程不要求有汽化器和壓力控制管。安裝壁掛式主控單元控制箱，并敷設交直流電源電纜二條。
頻率控制字怎樣寫入，具體程序？？剛剛學習，望各位高手不吝賜教！voiddds_write(unsigned char *strBuff) //輸入FUD時序，D0-D7數據輸入到寄存器，重復輸入5次后，FUD上升沿
{
int i,j;
unsigned char temp=0;
for(i = 0 ; i < 5 ; i ++)
{
temp= strBuff[i];
IO0PIN=(IO0PIN&(~0x03))|(IO0PIN&(~0xF0))|(IO0PIN&(~0x1800)) ;
IO0PIN = (temp&0x03)|((temp<<2)&0xF0)|((temp<<5)&0x1800) ;
IO0SET |= CLK;//
delayMS(5);//根據AD9850芯片的原理，在并行裝入方式
IO0CLR |= CLK;//中，通過8位總線輸入數據，重復5次后再在FUD上
delayMS(5);//升沿把40位數據裝入，同時把地址指針復位到第一
}//個輸入寄存器。接著在CLK的上升沿裝入8位數據
IO0SET |= FUD;//并把指針指向下一個輸入寄存器，5個CLK上升沿
j++;j++;//后，CLK不在起作用，直到復位信號或FUD上升沿
IO0CLR |= FUD;//把地址指針復位到第一個寄存器。
}

fpga怎么寫ad9854控制字正弦線性相位調制（PM）信號的表達式是在公式C中為載波角頻率，是一種調制指標，ωωM是調制信號的角頻率。
它的泵式可以表示如下：

其中T為采樣時鐘周期；
n是一個
β點整數；調制；

通過可見的公式，首先把正弦側音信號的采樣相位調制控制直接改變載波信號采樣，然后通過查表相位信息轉換為幅度信息，最后通過DAC轉換可以輸出正弦波的線性相位調制的信號，但必須滿足采樣時鐘的載波信號和側音信號保持嚴格一致，輸出的是一個精確的線性相位調制信號。利用數字方法實現線性相位調制，有2種實現內外調制的方法。在調制，改變載波頻率的中心頻率控制字的調制信號（Δφ）值在控制序列的每個載波頻率控制字的采樣周期作用下只改變一次，然后改變頻率控制字和控制字為中心頻率，調制原理如圖1顯示。外部調制時，調制信號直接通過加法器改變載波采樣信號的相位，對外調制的原理如圖2所示。介紹了多正弦側音的線性相位調制。正弦相位調制的線性相位調制（PM）信號和采樣表達式如下：每一個符號的含義都與單音公式相同。從公式中可以看出，要完成多通道側音信號的線性相位調制，只需產生多通道側音信號，然后通過調制信號的添加和調整來改變載波信號的相位。
在這個方案中，中頻頻率為70兆赫，2正弦音頻信號，使用ddsad9852產生載波相位，實現相位調制、查找表和DA變換，使用FPGA來產生正弦信號的相位調制，正弦查找表，定時控制和頻率控制等。

三，對1.ad9852組合物和相位調制
AD9852原則的實現方法是通過高性能DDS芯片產生，主要由DDS核心、登記、DAC、比較器，我\\ \/ O接口電路。其內部工作頻率可達300 MHz，150 MHz的最大輸出頻率，實現多種調制，如FM、AM、PM、FSK、PSK、問，和420倍的可編程時鐘鎖相倍頻電路的同時，可以產生同時低頻參考輸出頻率高，這也是非常靈活的控制接口，一個并行和串行接口的選擇，高達100 MHz的率最高。
由于AD9852內部時鐘頻率高，而且通過AD9852接口速度限制，對內部調制時間不易控制AD9852 。該方案采用外調制方式，具體實現是在一定的時序控制，側音信號采樣FPGA所產生的并行總線接口芯片直接進入14位相位轉移登記，內部時鐘同步的相位變化的波浪載荷作用下。
（1）載波信號生成
載波信號通過AD9852采用DDS原理產生，DDS的原理框圖如圖3所示。

頻率控制字，ΔφFCLK的系統時鐘，相位累加器，n位輸出頻率fout滿足以下關系：

DDS由于DAC的采樣和非線性的特點，DDS系統輸出包含虛假信號干擾和雜散，這是DDS應用程序的一個缺點，但只要合理的DDS原理的幾個參數的選擇，可以減少假信號干擾和雜散，分布合理，容易干擾信號通過濾波器濾波。因為AD9852 n = 48，四= 70 MHz的固定，和Δφ和FCLK的系統時鐘，所以實際是FCLK系統時鐘選擇，討論的是FCLK的選擇原則。
1）鋸齒
因為DDS是一個采樣系統，從而滿足Nyquist采樣定理對四小于0.5fclk，和nfclk + 4（n為整數）在干擾頻率、干擾頻率遠離中心頻率、頻率干擾的幅度小，容易過濾。在實際應用中，輸出頻率不應超過時鐘頻率的40%，所以該方案使用一個280 MHz參考時鐘產生

用DDS做正弦波信號發生器時，fclk，頻率控制字的寬度，還有控制rom的地址寬度怎么怎么按照要求來計算啊~~要求是什么啊？ROM地址寬度一般根據你的D/A位數決定，頻率控制字寬度與你要求的頻率分辨率也就是頻率精確度有關，一般選32位，fclk是系統時鐘，根據你的輸出信號頻率要求選擇，根據采樣定理，理論上必須是你輸出信號頻率的兩倍，實際選的還要大一些。不明白還可以問的

DDS AD9851頻率控制字是怎樣計算的？怎樣用51單片機向DDS中送控制字？你這個有難度, 沒錢沒人會做的

dds頻率控制字K如何通過51單片機實現輸出你要做多少K的波形啊
51晶振才多少？
D/A 是幾位的？
濾波器的截止頻率是多少？
建議用51控制DDS芯片來實現

用fpga做dds，相位累加器容易做，請問下頻率控制字如何生成？用51的串口發，然后在FPGA里面做一個串行數據轉并行的function，當做控制字就行了。
之前我們做過DDS的，用的是外部單片機，是這么做的。然后注意頻率就是了

dds相位累加器中的頻率控制字做什么用用51的串口發，然后在FPGA里面做一個串行數據轉并行的function，當做控制字就行了。
之前我們做過DDS的，用的是外部單片機，是這么做的。然后注意頻率就是了是否可以解決您的問題？

module dds(data, we, clk, ce, reset, sine, cose); input [31 : 0] data; //頻率控制字 input we; //頻率verilog 編寫的DDS頻率合成器請把quartus中編譯時出錯的提示語發一下，就編譯時是紅色顯示的的那行另外像we這種使能控制字一般用不到。我不知道你要做成什么樣的，具體說一下

ad9854產生任意頻率的正弦波（用51單片機連接，c語言編程）http://zhidao.baidu.com/question/618028682736628492

參考這個匯編的。

如何獲取ad9854斜率fsk的頻率AD9854數字合成器是高集成度的器件，片內整合了兩路高速、高性能正交D/A轉換器通過數字化編程可以輸出I、Q兩路合成信號。在高穩定度時鐘的驅動下，AD9854將產生一高穩定的頻率、相位、幅度可編程的正弦和余弦信號，作為本振用于通信，雷達等方面。

關于AD9854的一點問題基于AD9850的信號發生器的設計--《電子技術》2007年Z3期
以AD9850為頻率合成器,以單片機為進程控制和任務調度的核心,設計了一個信號...正弦波信號的電壓峰峰值Vopp能在0～5V范圍內步進調節,步進間隔達到0.1V,所有...O引言常見信號源設計方法有①采用模擬分立元件或單片壓控函數發生器MAXO38,可...
www.cnki.com.cn/Article/CJFDTotal-DZJS200

AD8320如何使用？從理論上講，所有的已調信號都可以分解為同相和正交兩路，因此，用正交調制法可以實現幾乎所有的調制方式。目前，正交調制技術已廣泛應用于雷達、導航、儀器儀表、電子戰等領域。同樣在衛星通信調制技術中，I/Q正交調制也發揮著非常重要的作用。衛星正交調制器原理框圖如圖1所示，它主要由數字信號處理（DSP）電路、數據轉換器（D/A）、低通濾波器（LPF）、頻率綜合器、90°移相器、混頻器、功率合成器、中頻放大、濾波電路等組成。

圖1 中的頻率綜合器一般采用瑣相環（PLL）技術，而PLL屬于模擬技術，即圖1中的I、Q兩路正交調制信號是由模擬的PLL、90°移相器產生。由于模擬器件的一致性和穩定性都不夠理想，因此很難保證兩路正交通路之間幅度的一致性及相位的正交性，這就大大影響了系統的性能。而DDS提供的正交載波能夠保持精確的相位和幅度一致性，所以將它應用在衛星調制技術中無疑是一種很好的選擇。

1 一種DDS衛星調制電路

DDS 技術出現于二十世紀70年代，它是一種全數字頻率合成技術。它將先進的數字信號處理理論與方法引入信號合成領域，實現了合成信號的頻率轉換速度與頻率準確度之間的統一。它以連續的相位變換方式、極快的頻率轉換速度、極高的頻率分辨率、極低的相位噪聲、易于用微機等多種方法控制、體積小、集成度高等多種優點在理論、技術及應用上得到了飛速的發展。由于DDS特殊的原理和結構，使其具有以數字方式實現多種模擬調制和數字調制的能力（如相位調制、頻率調制、幅度調制以及I/Q正交調制等）。尤其是采用DDS技術可以得到一對相位嚴格正交、幅度嚴格相等的載波，這就為采用正交法產生調制信號提供了非常有利的條件。因此DDS在衛星正交調制技術中具有非常重要的意義。

一種70MHz DDS衛星調制電路如圖2所示。它主要由DDS、混頻器、功率合成器、70MHz帶通濾波器（通帶為52～88MHz）及放大與電平控制電路等組成。

由DDS 產生的I、Q兩路正交信號分別與DSP電路產生的兩路基帶信號進行混頻，然后由合成器完成功率求和，通過70MHz帶通濾波器將信道中的雜、諧波濾除，最后經中頻放大與電平控制電路輸出52～88MHz已調信號。其中DDS的主要技術指標包括：輸出頻率范圍52～88MHz；頻率分辨率2.5kHz；雜波抑制小于-55dB；諧波抑制小于-35dB；相位噪聲小于-110dB/Hz/1kHz；工作溫度范圍-10～50℃ 。

2 DDS電路的設計

AD9854 是美國Analog Device公司于1999年推出的CMOS型DDS單片集成電路，時鐘頻率高達300MHz（按照輸出信號最高頻率為時鐘頻率的40%計算，AD9854最高工作頻率為120MHz）；其頻率控制字為48位，頻率分辨率可達微赫茲；AD9854具有正交兩路信號輸出功能，可同時產生I、Q兩路正交信號，這也是選擇它作為本電路設計主芯片的重要原因。另外，AD9854內部還含有12位D/A正交雙輸出通道，省去了對D/A電路的選型與設計，降低了成本，縮小了電路體積。

我在做一個DDS的信號源設計，用的是AD9851，單片機用的是AT89C51，請問下怎么用MAX7219來連接鍵盤啊直接連在單片機P0口上串行連接

求高手，了解關于DDS芯片AD9851信號發生器模塊（具體到模塊上的電容的用處）百科跟百度文科都有啊
AD9851

概述：

AD9851是ADI公司采用先進的DDS技術推出的高集成度DDS頻率合成器，它內部包括可編程DDS系統、高性能DAC及高速比較器，能實現全數字編程控制的頻率合成和時鐘發生。AD9851接口功能控制簡單，可以用8位并行口或串行口直接輸入頻率、相位等控制數據。32位頻率控制字，在180MHz時鐘下，輸出頻率分辨率達0.0372Hz 。先進的CMOS工藝使AD9851不僅性能指標一流，而且功耗低，在3.3V供電時，功耗僅為155mW 。
各引腳介紹：
D0~D7: 8位數據輸入口，可給內部寄存器裝入40位控制數據。
PGND：6倍參考時鐘倍頻器的地。
PVCC：6倍參考時鐘倍頻器電源。
W—CLK：字裝入信號，上升沿有效。
FQ—UD：頻率更新控制信號，時鐘上升沿確認輸入數據有效。
REFCLOCK：外部參考時鐘輸入。
AGND：模擬地。
AVDD：模擬電源（＋5V）。
DGND：數字地。
DVDD：數字電源（＋5V）。
RSET：外部復位連接端。
VOUTN：內部比較器負向輸出端。
VOUTP：內部比較器正向輸出端。
VINN：內部比較器負向輸入端。
VINP：內部比較器正向輸入端。
DACBP：DAC旁路連接端。
IOUTB：”互補“DAC輸出。
IOUT：內部DAC輸出端。
RESET：復位端。
原理分析：
AD9851采用直接數字合成（DDS）技術，以數字控制振蕩器（DCO）的形式產生頻率/相位可變的正弦波，經過內部10位的高速數/ 模轉換輸出模擬信號。片內高速比較器可以將模擬正弦波信號轉變為穩定的TTL/CMOS兼容的方波輸出。
AD9851高速DD5內核可接收32位的頻率控制字輸入，在180MHz的系統時鐘下可輸出的頻率分辨率為180MHz/（2的32次方）。AD9851內部提供一個6倍頻的REFCLK倍頻器，可以通過外接一個較低頻率的基準時鐘產生180MHz的內部個哦難過時鐘，具有較好的無雜散動態范圍和相位噪聲特性。芯片內部提供了5位可編程相位調制精度，可使得輸出波形的相位偏移小于11.25度；AD9851內部華提供了一個高速比較器，內部D/A轉換器輸出的正弦波可以通過它轉換為方波輸出。
AD9851頻率控制字、相位調節字以及可以采用并行或串行方式異步加載到芯片內部。并行加載模式有連續5個8位字節構成，其中第一個8位字節包括5位相位調節字、1位6*REFCLK倍頻器控制、1位電源休眠使能和一位加載模式；其余4個字節表示32位的頻率控制字。串行加載模式由40位的數據流構成。
DDS電路可以看成是一個由系統時鐘和N位頻率控制字決定的數字分頻器，相位累加器相當于模值可變的計數器。由頻率控制字決定該計數器的模值，在下一個時鐘脈沖開始相位累加器以新的相位增量進行累加。設置的相位增量越大，累加器循環一周就越快，從而輸出的頻率就越高。

用dds芯片（AD9851）設計波形發生器的方案DDS里面集成了6倍時鐘電路
這個芯片是由32位頻率控制和8位相位控制字來控制輸出波形的
至于說用這個芯片實現其他三角波之類的
是靠另外的外接電路
積分電路微分電路之類的
大哥
你的VC++應該學的很好吧
以后有機會跟你學學啊
你用VC界面充當上位機
然后用單片機給DDS寫控制字就OK了
DDS的控制字有倆種控制方法
并行控制和串行控制
關于并行控制的
我這里有現成的程序
你要的話我可以給你
至于串行的
我正在研究
做好了的時候
有需要的話也可以給你

我用51單片機控制AD9851產生正弦波并通過按鍵調節輸出頻率，為什么輸出頻率不正確呢你的頻率與單片機的十二分頻有關系你看一下單片機時鐘分頻怎樣使你的輸出頻率與單片機分頻同步覺得好的話求打賞！！

AD9850的控制字與時序AD9850有40 位控制字，32 位用于頻率控制（低32位），5 位用于相位控制，1 位用于電源休眠( Powerdown) 控制，2位用于選擇工作方式。這40 位控制字可通過并行或串行方式輸入到AD9850。在并行裝入方式中，通過8 位總線D0 —D7將數據輸入到寄存器，在W - CL K 的上升沿裝入8位數據，并把指針指向下一個輸入寄存器，在重復5 次之后再在FQ - UD 上升沿把40位數據從輸入寄存器裝入到頻率/ 相位數據寄存器(更新DDS 輸出頻率和相位)，同時把地址指針復位到第一個輸入寄存器。AD9850的復位(RESET) 信號為高電平有效，且脈沖寬度不小于5 個參考時鐘周期。AD9850的參考時鐘頻率一般遠高于單片機的時鐘頻率（小廝所用為單片機89C51，使用12M晶振），因此AD9850 的復位(RESET)端可與單片機的復位端直接相連。
幫寫一個基于C51單片機AD9850的串行掃描C程序，控制IO,P0.3，P0.2，P2.4#include"reg52.h"
#define uchar unsigned char
sbit clk= P0^2;
sbit load = P0^3;
sbit dat= P0^4;

void init_dds(void)
{
clk=0;
load=0;
clk=1;
clk=0;
load=1;
load=0;
}

void write_dds(unsigned long dds)
{
uchar i;
load=0;
clk=0;
for(i=0;i<40;i++)
{
clk=0;
if(dds & 0x00000001)
dat=1;
else dat=0;
clk=1;
dds=dds>>1;
}
load=1;
clk=0;
load=0;
}

void write_freq(unsigned long freq)
{
unsigned long dds;
dds=34.35943*freq;
write_dds(dds);
}

void main()
{
init_dds();
write_freq(500000);
write_freq(500000);
while(1)
{
}

}

51單片機如何控制AD9850的DDS芯片寫AD9850的頻率字即可，頻率字相關的程序看它的PDF和百度找吧

用AD9850做正弦波發生器，電路怎么連接，哪個口輸出波形？應用AD9850實現正弦標校信號的產生AD9850采用先進的DDS技術，在內部集成了32 b相位累加器、14 b正／余弦查詢表和高性能的10 bD／A轉換器以及一個高速比較器。他通過并口或串口寫入的頻率控制字來設定相位累加器的步長大小，相位累加器輸出的數字相位通過查找正／余弦查詢表得到所需頻率信號的采樣值，然后通過D／A變換，輸出所需頻率的正弦波信號。還可以通過高速比較器將該正弦波信號轉換成方波，作為時鐘信號輸出。1　系統總體設計AD9850有40 b寄存器：32 b用于頻率控制，5 b相位控制，1 b電源休眠功能，2 b廠家保留測試控制。這40 b控制字可通過并行方式或串行方式裝入到AD9850 。在并行裝入方式中，通過8 b總線D7～D0重復5次裝入寄存器，在FQ-VD上升沿把40 b數據從輸入寄存器裝入到頻率和相位及控制數據寄存器，從而更新DDS輸入頻率和相位，同時把地址指針復位到第1個輸入寄存器。在串行裝入方式中，W- CLK上升沿把25腳（D7）的1 b數據串行移入，移動40 b后，用一個FR-VD就可以更新輸出頻率和相位。設計中選用并行裝入方式。頻率調諧和相位調制字通過一個并行裝載格式裝入到AD9850中，并行裝載的格式由連續的8 b控制字組成。第1個8 b字節中的5 b用來控制相位調制，1 b用來低功耗，2 b用于裝載格式。第2個字節到第5個字節組成32 b頻率調諧字，最大的控制寄存器的更新頻率為23 MHz 。其輸出信號的頻率fDDS由式（1）確定：fDDS＝Δf.fCLK／232（1）其中：Δf為32 b頻率控制字的值；fCLK為工作時鐘。AD9850控制簡單，可用8 b并行口直接輸入頻率、相位等控制數據，其功能原理如圖1所示。2　AD9850與單片機接口設計單片機用來實現對整個系統的控制。單片機控制部分包括鍵盤顯示電路以及頻率合成部分的接口電路。產生的正弦波或者方波的頻率以及需要實現的功能信息從鍵盤鍵入，同時由顯示器顯示。頻率合成以及各功能實現部分由DDS芯片AD9850及其外圍電方波的產生輸出。AT89C51單片機是低功耗、高性能CMOS8 b單片機，有4 kb可編程閃存以及可擦寫只讀存儲器（EPROM），該產品與MSC-51系列指令系統和管腳輸出的工藝標準完全兼容，可進行電擦寫操作并具有超強的加密功能。AT89C51單片機主要實施邏輯控制功能：根據用戶選擇產生波形，形成頻率字，與上位機通信等。波形、幅值的控制主要由數字電位器構成，即由 89C51的2根口線對其進行控制。AD9850的輸出波形接到數字電位器的固定端，單片機通過P1口線改變數字電位器的滑動端計數寄存器的內容，從而控制滑動端在電阻陣列中的位置，改變輸出波形幅值。電路設計時，對時鐘信號的質量要求比較高，即時鐘信號的上升沿和下降沿應無大的尖峰和凹坑，時鐘信號必須用地線屏蔽。另外，給AD9850的時鐘信號不能低于1 MHz，低于這個數值時，芯片將自動進入休眠狀態；當高于此頻率時，系統則恢復正常。最后還要考慮設計良好的去耦電路，去耦電容盡可能靠近器件，并注意良好接地，模擬地和數字地一定要分開等。3　D／A轉換電路設計由于AD9850是由10 b D／A轉換器來輸出正弦波信號，因此其輸出頻率最大值不能超過參考輸入頻率的1／2 。當作為時鐘源時，考慮到衰減問題，其輸出頻率的最佳值限制在參考輸入頻率的33％以下。器件內部設有最小時鐘門限，當輸入頻率低于1 MHz時，芯片將自動實現電源判斷。AD9850的直接數字合成技術是基于數字分頻原理實現頻率合成的。該器件內部有一個增量可調的累加器，每接收到一個輸入脈沖，累加器就增加所設定的增量（由寫入的32 b頻率控制字決定），當累加器溢出時，就輸出一臨界值，AD9850用一種算法邏輯把累加器輸出值轉換為接近正弦的量化值，這種算法邏輯實際上就是由高度集成化的存儲器查表技術和數字信號處理（DSP）技術來完成的。隨后AD9850將量化值送內部的D／A轉換器輸出正弦波形，若再輔以外部電路（低通濾波）送內部比較器，即可輸出標準的方波信號。主機借助于程序可以啟動D／A轉換器中任一通道進行轉換工作。當有一條通道被啟動時，開始將采樣輸入的數字量轉換為模擬量，轉換完成后，向單片機請求中斷。D／A轉換器選用TLC7528，按照用戶的要求來改變正弦信號的幅值，最終輸出用戶要求的波形，提供給下位機。其D／A電路設計框圖如圖2所示。4　軟件設計主程序用于完成鍵盤功能的識別，輸出頻率的顯示以及對AD9850實現各種功能的控制。其設計流程圖如圖3所示。對AD9850進行初始化控制時，主復位腳必須置高電平在10個系統周期以上，主復位的作用是初始化系統總線，置控制寄存器以缺省值。程序設計中要注意AD9850的時序要求，正確送出邏輯控制字，注意其刷新時鐘。通過寫端口寫入AD9850的控制字暫時寄存在I／O緩沖寄存器中，需要一個從低到高的時鐘信號從外部輸入，或者由內部32 b的刷新時鐘把I／O緩沖寄存器中的控制字傳送到DDS的內核。經調試正確的主程序如下：5　結　語應用AT89C51與可編程邏輯控制器件相結合控制AD9850產生頻率、幅值均可變化的正弦波信號。該正弦標校信號源穩定方便，可用于許多實時控制系統中，還可以通過高速比較器將該正弦波信號轉換成方波，作為時鐘信號輸出。

利用AD8951聯系51單片機設計一個正玹信號發生器？需要注意些什么？我用的是AD9850，我感覺沒有什么特殊的地方呀，只是頻率控制字，相位控制字別寫錯了，

AD9850能夠直接產生哪幾種波形？直接只能產生正弦波，通過內部比較器能產生方波，再處理能產生三角波。AD9850是AD 公司采用先進DDS (直接數字合成) 技術,推出的具有高集成度DDS 電路的器件,它內部包含高速、高性能D/ A 轉換器及高速比較器,可作為全數字編程控制的頻率合成器和時鐘發生器。外接精密時鐘源時,AD9850 可以產生一個頻譜純凈、頻率和相位都可以編程控制且穩定性很好的模擬正弦波,這個正弦波能夠直接作為基準信號源,或通過其內部高速比較器轉換成方波輸出,作為靈敏時鐘產生器。它主要包括相位寄存器、相位全加器、D/ A 轉換器,相位寄存器和相位全加器構成相位累加器。AD9850 內部的控制字寄存器首先寄存來自外部的頻率、相位控制字,相位累加器接收來自控制字寄存器的數據后決定最終輸出信號頻率和相位的范圍和精度,經過內部D/ A 轉換器后,所得到的就是最終的數字合成信號。下面的就是ad9851的結構框圖，略去那個6倍參考時鐘倍乘器，就是ad9850的結構框圖了。再具體的你參考一下pdf，希望我的回答對你有幫助。
C51單片機 AD9850 頻率控制字按照你的思路
if(bian_Hao==7)
{
fre=((shu_Ju[0]*10+shu_Ju[1])*100+shu_Ju[2]*10+shu_Ju[3])*1000+
shu_Ju[4]*100+shu_Ju[5]*10+shu_Ju[6]; //控制頻率
}0
這里的第一處是不是應該*1000？？怎么*10

還有shu_Ju[0]里面到底是什么？
按照這個思路，
if(bian_Hao==5)
{
fre=(shu_Ju[0]*10+shu_Ju[1])*1000+shu_Ju[2]*100+shu_Ju[3]*10+shu_Ju[4]; //控制頻率
}
難道這里的shu_Ju[0]不應該*1嗎？為什么又是10呢

你說的不是很清楚拉，我猜想：你的程序應該這樣
fre=shu_Ju[0]*1000+shu_Ju[1]*100+shu_Ju[2]*10+shu_Ju[3]; //控制頻率
if(bian_Hao==5)
{fre=fre*10+shu_Ju[4]; //控制頻率
}
else if(bian_Hao==6)
{fre=fre*100+shu_Ju[4]*10+shu_Ju[5]; //控制頻率
}
else if(bian_Hao==7)
{fre=fre*1000+shu_Ju[4]*100+shu_Ju[5]*10+shu_Ju[6]; //控制頻率
}
else if(bian_Hao==8)
{fre=fre*10000+shu_Ju[4]*1000+shu_Ju[5]*100+shu_Ju[6]*10+shu_Ju[7]; //控制頻率
}

AD9850的問題這很難嗎？
頻率又不高，但是你這個輸出峰峰值10V是要恒定，還是怎么？
隨便用一個運放都可以啊，同相放大器，或者反相放大器都可以的啊。

sfg-2004，dds函數信號發生器怎樣調脈沖寬度主要功能特性
l 采用先進的直接數字合成（DDS）技術
l 雙路***輸出或同步輸出
l TFG3000L采用5.7″TFT液晶屏, 直觀的菜單界面和工作參數
l SU3000系列采用VFD顯示，40個字符，清晰度高，視覺舒適
l 使用晶體振蕩基準，頻率精度高，分辨力高
l 具有FM、AM、2FSK、ASK、OSK、2PSK、4PSK多種調制功能
l 具有頻率掃描、幅度掃描、脈沖串輸出功能
l 數據存儲與重現
l 0.1Hz-100MHz頻率計數器
l RS232接口，USB接口；GPIB接口（選件）
l 機械特性：TFG3000L 329mm×155mm×283mm ；5.35kg
SU3000 254mm×103mm×384mm ；3.15kg
主要技術指標
型號 / 指標 TFG3015L
SU3015 TFG3050L
SU3050 TFG3080L
SU3080 TFG3150L
SU3150
頻率范圍（正弦波） 10μHz ~15MHz 10μHz ~50MHz 10μHz ~80MHz 10μHz ~150MHz

通道A特性
波形
波形種類：正弦波、方波、脈沖波、直流（方波、脈沖波最高頻率≤40MHz）
波形長度：4～16k點
振幅分辨力：14 位（包括符號）
采樣率：400 MSa/s
頻率特性
正弦波：DC～150MHz
分辨力：100MHz

正弦波頻譜純度
雜波諧波抑制度： ≥45dBc（1MHz～20MHz）
正弦波總失真度： ≤ 0.5％（20Hz～100kHz）

方波脈沖波特性：
上升/下降時間 ≤20ns
脈沖波占空比：0.1％～99.9％
脈沖寬度：100ns～20s

輸出特性
振幅（高阻，頻率≤40MHz）：2mVpp～20Vpp
分辨力：20mV
偏移（衰減0dB時）： ±10V
準確度：設置值的±（1％+10mV）

通道B特性
波形
波形種類：正弦波，方波，三角波，鋸齒波，階梯波等11種波形
波形長度：4k點
振幅分辨力：10 位（包括符號）

頻率特性
正弦波：10μHz～5MHz
分辨力：10μHz

輸出特性
振幅（高阻）：10mVpp～20Vpp
分辨力：20mVpp(＞2V)
諧波特性：（B通道為A通道的諧波）
諧波次數: 1～10次（10μHz～150kHz）
1次（150kHz～1MHz）
AB通道相位差: 0～360 º（10Hz～100kHz）
相位分辨力：0.1

如何用verilog進行dds信號的幅度調制Verilog編寫的DDS模塊主要由三部分組成，
一、相位累加器，用于決定輸出信號頻率的范圍和精度；
二、正弦函數功能表（波形存儲器），用于存儲經量化和離散后的正弦函數的幅值；
三、查表模塊，相位累加器的輸出地址查表。
兩種方法可以改變輸出信號的頻率：
(1)改變查表尋址的時鐘頻率，可以改變輸出波形的頻率。
(2)改變尋址的步長來改變輸出信號的頻率。步長即為對數字波形查表的相位增量。由累加器對相位增量進行累加，累加器的值作為查表地址。
相位累加器是DDS 的核心所在，它由一個加法器和一個位相位寄存器組成，每來一個時鐘，相位寄存器以步長K累加，相位寄存器的輸出與相位控制字相加，然后輸入到正弦查詢表地址上。正弦查詢表包含一個周期正弦波的數字幅度信息，每個地址對應正弦波中0-2pi范圍的一個相位點。查詢表把輸入的地址相位信息映射成正弦波幅度的數字量信號。相位寄存器每經過2^N/K 個fc 時鐘后回到初始狀態，相應地正弦查詢表經過一個循環回到初始位置，輸出一個正弦波。
輸出正弦波周期為fo=fc* K/2^N，最小分辨率為f=fc/2^N 。(通過fc和K控制正弦波頻率精度) 其中，N 為累加器位寬，K 為步長，fc 為時鐘頻率。計數模（最大值）：M=2^N 。
一般正弦波表幅度地址位寬與累加的查表地址位寬不同，按前者位寬取后者對應高位的位寬即可。（具體見實例）

Verilog程序
1、sine_top.v頂層設計
`timescale 10ns /1ns//時延：時間單位/時間精度
module sine_top(//采用直接數字合成(Direct Digital Synthesis)
sine,
clk,
rst_n
);

output[7:0]sine;//輸出疊加的正弦波
input rst_n;
input clk;

wire [15:0] rom_ad;//16bit內部連接線，傳遞相位增量（頻率控制字的整數倍）
wire [9:0] address;//10bit
wire signed [7:0] sine1; //8位大小的存儲器陣列

assign sine=sine1;
//M=2^N=2^16=65536（N控制頻率分辨率，fc/M）,通過相位增量K（頻率控制字）控制輸出頻率。fout=K*fclk/M
//通過查表輸出正弦波，一個周期內，1024（10位）點 X 8bit(幅度量化精度)
//fclk=100MHz(10ns)
//10MHz//帶參數的模塊實例化
adder #(.fcw(6554)) uut0(//10MHz-->6554（頻率控制字），實例化adder模塊，uut0
.clk(clk),
.rst(rst_n),
.sum(rom_ad)//rom_ad,16bit大小內部連接線
);
assign address=rom_ad [15:6];//address,10bit取rom_ad高10位作為地址，與表中1024個值一一對應。

rom_sine0 rom0(//IP核
.address(address),//輸入10位的地址，查出正弦波表對應的幅度值
.clock(clk),
.q(sine1)//輸出結果
);
endmodule

2、adder.v文件，累加模塊
module adder#(parameter fcw=16'd10000)(//參數為16位大小默認參數（10000）
sum,
clk,
rst
);

output [15:0] sum;//輸出地址
inputclk;
inputrst;

reg [15:0] sum;//初值
always @(posedge clk)//正沿觸發
begin
if(!rst)//復位0有效
sum<=16'd0;
else
sum<=sum+fcw; //求和
end

endmodule

3、sine_stimulate.v仿真測試文件
//sine_stimulate.v,my testbench
`timescale 1ns/1ns
modulesine_stimulate; //
reg rst_n;//復位信號
reg clk;//時鐘信號
wire signed[7:0]sine;
sine_top uut0(
.sine(sine),
.clk(clk),
.rst_n(rst_n)
);

initial//過程語句，只執行一次（與always不同）
begin
clk=0;
rst_n=0;
#50;//延遲50ns
rst_n=1;
end

always #5 clk=~clk;

endmodule

Quartus II 13.0 和ModelsimSE 10.1a聯合仿真結果
仿真輸出的正弦波：

插值后的正弦波圖形：

這就是我用Verilog編程，采用DDS合成正弦波的所有流程。

DDS的原理是什么？什么叫DDS

直接數字式頻率合成器DDS（Direct Digital Synthesizer），實際上是一種分頻器：通過編程頻率控制字來分頻系統時鐘（SYSTEM CLOCK）以產生所需要的頻率。DDS 有兩個突出的特點，一方面，DDS工作在數字域，一旦更新頻率控制字，輸出的頻率就相應改變，其跳頻速率高；另一方面，由于頻率控制字的寬度寬（48bit 或者更高），頻率分辨率高。

DDS工作原理

Error! Reference source not found. 是DDS 的內部結構圖，它主要分成3 部分：相位累加器，相位幅度轉換，數模轉換器（DAC）。

圖 1，DDS的結構

相位累加器
一個正弦波，雖然它的幅度不是線性的，但是它的相位卻是線性增加的。
DDS 正是利用了這一特點來產生正弦信號。如圖 2，根據DDS 的頻率控制字的位數N，把360° 平均分成了2的N次等份。

圖2，相位累加器原理
假設系統時鐘為Fc，輸出頻率為Fout 。每次轉動一個角度360°/2N，則可以產生一個頻率為Fc/2N 的正弦波的相位遞增量。那么只要選擇恰當的頻率控制字M，使得 Fout / Fc= M / 2N,就可以得到所需要的輸出頻率Fout，
Fout = Fc*M / 2N,相位幅度轉換通過相位累加器，我們已經得到了合成Fout 頻率所對應的相位信息，然后相位幅度轉換器把0°~360°的相位轉換成相應相位的幅度值。比如當DDS 選擇為2V p-p 的輸出時，45°對應的幅度值為0.707V，這個數值以二進制的形式被送入DAC 。這個相位到幅度的轉換是通過查表完成的。
DAC 輸出代表幅度的二進制數字信號被送入DAC 中，并轉換成為模擬信號輸出。注意DAC 的位數并不影響輸出頻率的分辨率。輸出頻率的分辨率是由頻率控制字的位數決定的。

直接數字式頻率合成技術（DDS）是一種先進的全數字頻率合成技術，它具有多種數字式調制能力（如相位調制、頻率調制、幅度調制以及I/Q正交調制等），在通信、導航、雷達、電子戰等領域獲得了廣泛的應用。在項目中光柵傳感系統高頻并行解調算法的FPGA實現我們的光纖通信模塊用到DDS 。我們通過FPGA 實現了DDS的功能。
1971年，美國學者J.Tierney等人撰寫的《A Digital Frequency

Synthesizer》一文首次提出了以全數字技術，從相位概念出發直接合成所需波形的一種新的頻率合成原理。限于當時的技術和器件水平，它的性能指標尚不能與已有的技術相比，故未受到重視。近10年間，隨著微電子技術的迅速發展，直接數字頻率合成器（Direct Digital Frequency Synthesis簡稱DDS或DDFS）得到了飛速的發展，它以有別于其它頻率合成方法的優越性能和特點成為現代頻率合成技術中的佼佼者。具體體現在相對帶寬寬、頻率轉換時間短、頻率分辨率高、輸出相位連續、可產生寬帶正交信號及其他多種調制信號、可編程和全數字化、控制靈活方便等方面，并具有極高的性價比。

DDS基本原理及性能特點
DDS的基本原理是利用采樣定理，通過查表法產生波形。DDS的結構有很多種，其基本的電路原理如圖所示。

相位累加器由N位加法器與N位累加寄存器級聯構成。每來一個時鐘脈沖fs，加法器將頻率控制字k與累加寄存器輸出的累加相位數據相加，把相加后的結果送至累加寄存器的數據輸入端。累加寄存器將加法器在上一個時鐘脈沖作用后所產生的新相位數據反饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續與頻率控制字k相加。這樣，相位累加器在時鐘作用下，不斷對頻率控制字進行線性相位累加。由此可以看出，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數據就是合成信號的相位，相位累加器的溢出頻率就是DDS輸出的信號頻率。

用相位累加器輸出的數據作為波形存儲器（ROM）的相位取樣地址，這樣就可把存儲在波形存儲器內的波形抽樣值（二進制編碼）經查找表查出，完成相位到幅值轉換。波形存儲器的輸出送到D／A轉換器，D／A轉換器將數字量形式的波形幅值轉換成所要求合成頻率的模擬量形式信號。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。

DDS在相對帶寬、頻率轉換時間、高分辨力、相位連續性、正交輸出以及集成化等一系列性能指標方面遠遠超過了傳統頻率合成技術所能達到的水平，為系統提供了優于模擬信號源的性能。

如何用FPGA實現
相位累加寄存器是DDS的核心，在我的設計中相位寄存器的字長為23位，之所以選擇23位是因為項目要求頻率步進可以達到1Hz，我們BASYS板上有25MHz的晶振，我們將其三分頻為8.333MHz，我們相位寄存器字長23位則頻率步進最小值為F/2N=8.333*106/223≈1Hz( 當然根據項目實際需要我們今后會通過外接晶振及DCM配合使其=1 Hz 。相位步進量字長為18位，最高輸出頻率為fmax=8.333*106/223*218 =260416 Hz 。
波形存儲器用SPATAN3E內部RAM實現，通過core generator 生成ROM，我們的設計中用ROM存取256個點，這樣到頻率達到200kHz時每個周期輸出可達到21個采樣點，若是存512個點那么就能達到42個點，具體存多少個點根據后續要求，及芯片本身的內部資源決定。用PC機的VC編寫“正弦信號查找表”，將其寫入ROM的初始化文件。當然可以把其他任意周期性波形數據寫入ROM,道理想同。
生成“正弦信號查找表”有以下步驟：首先，確定每周期采樣點數，這里256個點，計算各采樣點的數值。歸一化，由于我們后續須將數字量通過DAC輸出，所以計算所得數值的值域轉化為[0,1],以方便轉化為DAC對應的數值，由于8位的DAC的輸出值最高為255，所以須將得到的數值乘以255 。
這里設計的相位累加寄存器，可根據實際需要產生無限周期個波形或1024以內個周期波形（periodn為10位）增加了設計的功能。
程序說明
dds_rom是儲存波形的儲存器；
phaseregister是相位累加寄存器；
fredevider3是三分頻電路；
sch_top是dds芯片頂層文件；
工程dds_version1是該設計的工程文件；
文件夾sin_test是生成正弦信號查找表的源文件。
測試
在這個DDS 的設計過程中我們在BASYS板上跑了程序，程序與這個在I/O 端口方面有少許差別，需將源程序I/O口作了一下修改Clk為BASYS板上的50MHz，
Dout為LD0到LD7,在實際應用中將其引致I/O口外接D/A即可產生變化的電壓值（波形），這里通過LED是為了看結果直觀。Reset為sw7，reset為’1’時DDS停止工作，并把相應寄存器置零，具體見代碼。Sw6，sw5用于輸出波形周期選擇，為’00’時一直輸出波形，為’01’,’10’,’11’時分別輸出1，2，3個周期波形。Sw4到sw0為相位步進量（頻率控制字），對應于1hz到31hz 。

verilog做一正弦信號發生器，晶振1M，步進2HZ，輸出要求100HZ~10KHZ，現在DA只有8位，有什么方法么【頻率控制字】fo = (fclk/2^N)*K，這是DDS正弦發生器的輸出頻率計算表達式，N為相位累加器的位數，K為頻率控制字。(fclk/2^N)即為步進，根據你的要求可知N=log2(1e6/2)，取N=19時，步進約為1.9Hz；頻率控制字K也很容易計算了。

FPGA DDS中ROM深度與位寬有關系嗎?相位累加器是整個DDS系統的核心,在這里完成相位累加功能。相位累加器的輸入是相位增量B∆θ=2N X fout /fclk，故相位累加器的輸入又稱為頻率控制字,fclk為系統基準時鐘,fout為輸出的頻率。頻率控制字還經過一組寄存器, 該寄存器是同步的, 使得當頻率控制字改變時不會干擾相位累加器的工作。相位調制器接收相位累加器的相位輸出, 在這里加上一個相位偏移值, 主要用于信號的相位調制,如應用于通信方面的相移鍵控等, 不使用此部分時可以去掉, 或者將其設為一個常數輸入。同樣相位字輸入也要用同步寄存器保持同步。正弦ROM查找表,完成fsin(B∆θ)的查找表轉換,是相位到幅度的轉換, 內部存有一個完整周期正弦波的數字幅度信號,輸入是ROM 的地址值, 輸出送往D /A, 轉化成模擬信號。喜歡請采納謝謝